Design Name | cartTop |
Device, Speed (SpeedFile Version) | XC9572XL, -10 (3.0) |
Date Created | Wed Jul 27 12:02:59 2016 |
Created By | Timing Report Generator: version P.20131013 |
Copyright | Copyright (c) 1995-2013 Xilinx, Inc. All rights reserved. |
Notes and Warnings |
---|
Note: This design contains no timing constraints. |
Note: A default set of constraints using a delay of 0.000ns will be used for analysis. |
Performance Summary | |
---|---|
Min. Clock Period | 10.000 ns. |
Max. Clock Frequency (fSYSTEM) | 100.000 MHz. |
Limited by Cycle Time for FI2 | |
Clock to Setup (tCYC) | 10.000 ns. |
Pad to Pad Delay (tPD) | 11.000 ns. |
Setup to Clock at the Pad (tSU) | 6.500 ns. |
Clock Pad to Output Pad Delay (tCO) | 14.500 ns. |
Constraint Name | Requirement (ns) | Delay (ns) | Paths | Paths Failing |
---|---|---|---|---|
TS1000 | 0.0 | 0.0 | 0 | 0 |
AUTO_TS_F2F | 0.0 | 10.0 | 15 | 15 |
AUTO_TS_P2P | 0.0 | 14.5 | 103 | 103 |
AUTO_TS_P2F | 0.0 | 8.3 | 166 | 166 |
AUTO_TS_F2P | 0.0 | 12.7 | 22 | 22 |
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|---|---|---|
D2.Q to D0.CE | 0.000 | 10.000 | -10.000 |
D2.Q to D1.CE | 0.000 | 10.000 | -10.000 |
D2.Q to D2.CE | 0.000 | 10.000 | -10.000 |
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|---|---|---|
FI2 to D0 | 0.000 | 14.500 | -14.500 |
FI2 to D1 | 0.000 | 14.500 | -14.500 |
FI2 to D2 | 0.000 | 14.500 | -14.500 |
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|---|---|---|
A0 to D0.CE | 0.000 | 8.300 | -8.300 |
A0 to D1.CE | 0.000 | 8.300 | -8.300 |
A0 to D2.CE | 0.000 | 8.300 | -8.300 |
Path | Requirement (ns) | Delay (ns) | Slack (ns) |
---|---|---|---|
D2.Q to D0 | 0.000 | 12.700 | -12.700 |
D2.Q to D1 | 0.000 | 12.700 | -12.700 |
D2.Q to D2 | 0.000 | 12.700 | -12.700 |
Clock | fEXT (MHz) | Reason |
---|---|---|
FI2 | 100.000 | Limited by Cycle Time for FI2 |
Source Pad | Setup to clk (edge) | Hold to clk (edge) |
---|---|---|
A0 | 6.500 | 0.000 |
A1 | 6.500 | 0.000 |
A2 | 6.500 | 0.000 |
A3 | 6.500 | 0.000 |
A4 | 6.500 | 0.000 |
A5 | 6.500 | 0.000 |
A6 | 6.500 | 0.000 |
A7 | 6.500 | 0.000 |
D0 | 6.500 | 0.000 |
D1 | 6.500 | 0.000 |
D2 | 6.500 | 0.000 |
D3 | 6.500 | 0.000 |
D4 | 6.500 | 0.000 |
D5 | 6.500 | 0.000 |
D6 | 6.500 | 0.000 |
D7 | 6.500 | 0.000 |
IO1 | 6.500 | 0.000 |
RW | 6.500 | 0.000 |
Destination Pad | Clock (edge) to Pad |
---|---|
D0 | 14.500 |
D1 | 14.500 |
D2 | 14.500 |
D3 | 14.500 |
D4 | 14.500 |
D5 | 14.500 |
D6 | 14.500 |
D7 | 14.500 |
EXROM | 5.800 |
O_A13 | 5.800 |
O_A14 | 5.800 |
O_A15 | 5.800 |
O_A16 | 5.800 |
O_A17 | 5.800 |
O_A18 | 5.800 |
Source | Destination | Delay |
---|---|---|
D2.Q | D0.CE | 10.000 |
D2.Q | D1.CE | 10.000 |
D2.Q | D2.CE | 10.000 |
D2.Q | D3.CE | 10.000 |
D2.Q | D4.CE | 10.000 |
D2.Q | D5.CE | 10.000 |
D2.Q | D6.CE | 10.000 |
D2.Q | D7.CE | 10.000 |
D2.Q | EXROM.CE | 10.000 |
D2.Q | O_A13.CE | 10.000 |
D2.Q | O_A14.CE | 10.000 |
D2.Q | O_A15.CE | 10.000 |
D2.Q | O_A16.CE | 10.000 |
D2.Q | O_A17.CE | 10.000 |
D2.Q | O_A18.CE | 10.000 |
Source Pad | Destination Pad | Delay |
---|---|---|
A0 | D0 | 11.000 |
A0 | D1 | 11.000 |
A0 | D2 | 11.000 |
A0 | D3 | 11.000 |
A0 | D4 | 11.000 |
A0 | D5 | 11.000 |
A0 | D6 | 11.000 |
A0 | D7 | 11.000 |
A1 | D0 | 11.000 |
A1 | D1 | 11.000 |
A1 | D2 | 11.000 |
A1 | D3 | 11.000 |
A1 | D4 | 11.000 |
A1 | D5 | 11.000 |
A1 | D6 | 11.000 |
A1 | D7 | 11.000 |
A2 | D0 | 11.000 |
A2 | D1 | 11.000 |
A2 | D2 | 11.000 |
A2 | D3 | 11.000 |
A2 | D4 | 11.000 |
A2 | D5 | 11.000 |
A2 | D6 | 11.000 |
A2 | D7 | 11.000 |
A3 | D0 | 11.000 |
A3 | D1 | 11.000 |
A3 | D2 | 11.000 |
A3 | D3 | 11.000 |
A3 | D4 | 11.000 |
A3 | D5 | 11.000 |
A3 | D6 | 11.000 |
A3 | D7 | 11.000 |
A4 | D0 | 11.000 |
A4 | D1 | 11.000 |
A4 | D2 | 11.000 |
A4 | D3 | 11.000 |
A4 | D4 | 11.000 |
A4 | D5 | 11.000 |
A4 | D6 | 11.000 |
A4 | D7 | 11.000 |
A5 | D0 | 11.000 |
A5 | D1 | 11.000 |
A5 | D2 | 11.000 |
A5 | D3 | 11.000 |
A5 | D4 | 11.000 |
A5 | D5 | 11.000 |
A5 | D6 | 11.000 |
A5 | D7 | 11.000 |
A6 | D0 | 11.000 |
A6 | D1 | 11.000 |
A6 | D2 | 11.000 |
A6 | D3 | 11.000 |
A6 | D4 | 11.000 |
A6 | D5 | 11.000 |
A6 | D6 | 11.000 |
A6 | D7 | 11.000 |
A7 | D0 | 11.000 |
A7 | D1 | 11.000 |
A7 | D2 | 11.000 |
A7 | D3 | 11.000 |
A7 | D4 | 11.000 |
A7 | D5 | 11.000 |
A7 | D6 | 11.000 |
A7 | D7 | 11.000 |
IO1 | D0 | 11.000 |
IO1 | D1 | 11.000 |
IO1 | D2 | 11.000 |
IO1 | D3 | 11.000 |
IO1 | D4 | 11.000 |
IO1 | D5 | 11.000 |
IO1 | D6 | 11.000 |
IO1 | D7 | 11.000 |
RW | D0 | 11.000 |
RW | D1 | 11.000 |
RW | D2 | 11.000 |
RW | D3 | 11.000 |
RW | D4 | 11.000 |
RW | D5 | 11.000 |
RW | D6 | 11.000 |
RW | D7 | 11.000 |
A13 | BUFEX | 10.000 |
A13 | MEM_CS | 10.000 |
A14 | BUFEX | 10.000 |
A14 | MEM_CS | 10.000 |
A15 | BUFEX | 10.000 |
A15 | MEM_CS | 10.000 |
IO2 | BUFEX | 10.000 |
RW | MEM_WE | 10.000 |